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【深淵オーディオ】(4) A2PU Core v2.5 回路編:PopoCFA Clarity ディスクリートオペアンプ DIY(自作)

‹ 2026/07/29 ›

こんにちは。4回目はA2PU CoreとなったClarityの回路・PCB基板の構成について説明します。


前回、熱モデル編ではRC版でしたが、ここからの回路構成はPopoCFA Clarity v2.5 Finalの仕様、PCBはRC版の手改造を使って話を進めます。

ちなみに、v2.5バージョンは現時点で回路完成率100%になりました。


PopoCFA Clarity v2.5 A2PU仕様

さて、前回の熱モデル編から、ClarityはA2PUコアユニットになりましたし、電気特性的な面でも改めて見つめ直すべきスペックがありました。

そこで、PopoCFA Clarityの能力を再整理し、表にしてみてみます。


名称:PopoCFA Clarity v2.5 A2PU Mode 1

構成:A2PU x 2コア搭載 電流帰還アンプ(Current Feedback Amplifier)

電源電圧:~±24V

出力電流:~104mA(最大208mA)

DCオフセット:~±数十mV程度

SlewRate:150V/us

GBW:10MHz程度

THD:0.00034%

特徴:高電圧、高分離再現性(爆速SRの切れ味)、超広帯域性(可聴外オーディオ帯域)、十分な低歪

用途:音場の分離・再現性のよい前段オペアンプ、ひとつでまかなえるIV変換兼増幅マルチアンプ、そのまんまヘッドホンアンプ


初回目標からは、熱モデル編の調整を踏まえた現実路線への変更もあり、性能ダウンを余儀なくされた部分があります。

だがしかし・・・。

おかげでClarityはA2PUコア化した上、重要な電気特性で性能爆上がりしたところもあります。


な、な、なんと、SR≒150V/us、当初予定を遥かに超えてます♪


そして、ClarityのA2PUコアはただオペアンプ様のコアではありません。

コア出力をそのままヘッドホンに送ることができます。

ということは・・・、回路中のオペンアンプ周辺が部分的に高SRになっているだけではありません。

出力音そのものが150V/usのエッジ分解能(速度感)で耳に届いてくれます。^^


ただ、引き続き手元のPCB基板は、残念なことにv2.5ではなくて、RC版を使います。泣

(パワートランジスタのピン配置間違えて発注しちゃったんですよね・・・、軽めの手直しでV2.5相当で動かせますのでPCBはRC版を使います。)

お金に余裕が生まれたら、v2.5版発注したい!


PopoCFA Clarity v2.5 A2PU コア回路

では早速、Clarity v2.5 A2PU コア回路のLtspice版です。

こちらで、PCB実装を行った上パーツ選定も踏まえ、実働試験実証済みとなったv2.5版 Finalとなります。



回路のうち、A2PUコア内に実装する素子はRS、RSPK抵抗を除く全てとなります。

2回目記事のPrototype回路と比べますと、いくつかの点で変更があります。


ステージ構成は信号入力(Voltage)、CFB入力、VAS x 2、VBEマルチプライヤ x 1、ダーリントン接続PPに要所電流ミラーを付けたものとなります。


シンプルで古典的、電気的な相違工夫を施したというよりは、力技で捻じ伏せる回路構成となっています。汗

では設計の主旨、動作決定に関わるところやハマってしまった箇所、反省点を中心に話を進めます。


電力バランス

まずは、電力バランス。


前回の熱モデル編でA2PUの出力は最低30±6mA/コア~理想52mA/コアに挑むことが分かっています。

(Clarityヘッドホンアンプとしては、出力60~104mAほどになります。)


このためClassAB強~ClassA品質を確実に確保する代わりに、アイドル中の出力段の熱損失・電力消費が過大となります。

従って、他所はなるべく発熱と消費を無暗に増やさず、入力ステージからVASまでの各Icは2~5mA程度で稼働させる方向で電力バランスを整えるよう煮詰めました。


上流域(Q1~Q14まで)の電流調整は、回路図R1/R2で調整ができます。

下図は、電力バランスを調整した後のLTSpiceモデル、Opシュミレーション結果をまとめてみた表となります。

  • R1/R2抵抗     10K
  • 総電流       68mA(±V)
  • 出力占有率     約74%(電流比)
  • 入力        2 x 3.8mA
  • CFB        2 x 3.7mA
  • VAS        2 x 3.68mA
  • Q15        3.26mA
  • 出力段       2 x 12.5mA
  • その他電流ミラー等 17.4mA

この回路は、僅か2つの出力段パワーQがアイドル電流の凡そ7割を消費し続けます。

バランスは良さそうです。


目標値より抑え気味にして総電流68mA・・・、これで1コア分(1ch)ですからねぇ。

フルスイング±3.4VのヘッドホンアンプでClassAを狙うと、凡そ160~200mA相当が必要ってことになります。


この先にはスピーカー駆動用のA2PUコンポジットアンプの計画があります。

なんだか先には高い壁が見え隠れ・・・、ま、逆に楽しみでもありますが。汗


VBE Multipier with Current Sink

次はVBEマルチプライヤのステージ解説、本回路の主戦場・・・、肝です。


主要構成素子はQ15、R3、R4、電流源はQ12、Q13です。

ということで、このVBEマルチは出力段バイアス電圧とVAS電流の両面の制御を兼ねた欲張り仕様となっています。汗


出力段がダーリントン接続PPで構成されてますので、「間に合うのか?」って感じするのですが・・・。

「シミュレーション上は動作できてるので実機でも大丈夫だと思う~♪」

という気持ちで、軽く始めたのが灼熱祭りの始まりでした・・・、汗


シミュレーションと実装基板を行ったり来たりして、まぁ、ドツボにハマり、正に底なし深淵。泣

「いや~、よく飛びましたわぁ・・・、汗」


と・・・、苦労のおかげさまで、なんとか制動を効かせる解は見つかりましたので、正解の道を辿ってみましょう。


もう同じ苦労を重ねる必要はありませんしね。

まずは構成素子・役割とそのOp値を先に提示して解説を進めます。


VBEマルチですので、意の一番に決めたいのはもちろんバイアス電圧です。

決定そのものは次の式で算出できます。


Vbias = Q15Vbe * (1+R3/R4)


結局のところR3、R4は単なる比率となります。

R3、R4の値を検討するのに、流すべき電流量が分かれば検討がついてきます。


さて、電力バランスの検討の際、既にVASアイドル電流は3.7mA弱位で流したいと決めました。

このVBEマルチの電流源はVAS電流になりますので、この値を元に構成を検討してみます。


ベース・エミッタ間抵抗値(R4)の算出

当初から値が予測できるものとしてQ15Vbeがありますから、VAS電流とこのVbeを使ってR4を求めます。


R4 = Q15Vbe / R4_i


Q15Vbe = 0.65

R4_Irange=VASIc * (0.1~0.2) = 3.68 * (0.1~0.2)  ≒ 0.368 ~ 0.736mA

R4_I = 0.5mA(500uA)


扱える電流は3.6mA程度で少な目ですので、R4に流せる電流を500uA程度と見なしてR4基準値を決定します。


R4 = 0.65 / (0.5 / 1000) = 1.3KΩ


Q15Icの算出

次いで一旦、VAS電流のうち残りはQ15Icに流れるとします。


Q15Ic = Vas_I - R4_I = 3.68mA - 0.5mA = 3.18mA


Q15Ibの検討

さて、Ibは石の選定に関わりますので、次の式を使って幾つかの候補を検討してみます。


Q15Ib = Ic / Q15hfe


Q15hfe=200

Q15Ib = 3.18mA / 200 ≒ 0.016=16uA


Q15hfe=330

Q15Ib = 3.18mA / 330 ≒ 0.0096=9.6uA


Q15hfe=1300

Q15Ib = 3.18mA / 1300 ≒ 0.0025=2.5uA


hfe特性毎に3つの候補で計算をしてみました。

それぞれMMBT5551、2SC3324、2SD2351を想定しています。

これらの3つの候補はシミュレーション上では、どれも上手く動作させることができます。

どれを選んでもR3/R4の調整はできるように感じます。


Q15石選定

では、PCBに実装して想定の動作をさせることができるでしょうか?

それは、実装回路次第でもありますが、またQの特性にも寄りますし、シミュレーション自体を実機実在に、素子を実体に近づけて見なければ、結局のところは分かりません。


まずは、ここからしばらくデータシートと睨めっこをして、打倒なラインを探し出してみます。

(でなければ、石焼反復地獄が待っています・・・、泣)



MMBT5551はどうか?

この3種の中ではトランジション周波数は最も高速ですし、VASを始めとした上流Qと全て同じ石で賄える利点があります。

ただhfe<200で低いことと、一番重要な運転想定温度範囲でのVBEが想定以上(>≒0.7)に高めであることが分かります。

高めのバイアス電圧で出力段はじゃじゃ馬になるだろう点、抑えようとすると上下バランスを崩してしまう点の2つの不安要素があります。

不採用です!


2SC3324ではどうか?

最初はこの石を上流側のメインに多用する設計を試みたのですが、この回路ではMMBT5551より良い結果を示すことはありませんでした。

それでも、vbe/hfeには美味しさを感じますので、何とかなるのか見てみましょう。

・・・、データシートを眺め直して気づき始めます・・・。

図示の通り・・・、この石ってIc < 10mAのような小さなコレクト電流で使うべき素子とは、そもそもステージが違うかった。汗

採用できかねます!


じゃあ、2SD2351も不採用なのか?

当初り候補に挙げた石はこれで最後、hfe820-1800を叩き出す2SD2351です。

トランジション周波数250MHzと高いですしね、これでうまく制動できれば当たり石。

データシートを眺めてみます。

おお~、ほぼほぼグラフの中心に・・・、ここで使ってくださいと言わんばかりじゃないですか!

採用です!ふぅ


ベース・コレクタ間抵抗値(R3)の算出

ようやくここまで辿り着けました。


R3_I = R4_I Q15Ib = 500uA + 2.5uA≒503uA=0.503mA

R3 = (Vbias - Q15Vbe) / R3_I


Q15Vbe=0.65V

Vbias=2.6V

R3=(2.6-0.65) / (0.503mA / 1000)≒3877=3.8K


ここでQ15IbはR4_Iと比べると些細な値ですので、一度無視をし、先に作っておいたR4_Irange ≒ 0.368 ~ 0.736mAで、概ねの抵抗値幅を予測してみます。


R3_range=(2.6-0.65) / (0.368~0.736)mA≒5.3K~2.6K


おお~、シミュレーション結果を範疇に収めることができました。^^


出力段設計

ここはQ16、Q18(Q17、Q19)で構成されたダーリントン接続ペアのPush-pull構成にしました。

特にパワー段QのSMD石は高いですし、物ありきでMPT3パッケージの2SC2472/2SA1797に決め打ちになりました。


その他に出力段を構成するものとして、各ダーリントンペアのベース抵抗にR5、R6とエミッタ抵抗にR7、R8があります。


ベース抵抗はv2.5 PCBでは安定性の担保の役割はほぼありません。

今ではなくても良いものになっています。

でも、この抵抗を入れておきますと、稼働時のトラブル調査などに役立たせることができます。

そもそもR5、R6を通る電流値は数十~数百uA程度ですので、10Ωですとそもそも簡易テスターでは電圧が見れません。

それなりの電圧計を使うか、一時的にでも抵抗値を上げて観察することになります。


エミッタ抵抗は当初はもう少し高いスイングと出力を出す想定でいましたので、0.22Ωを基準値にしています。

v2.5版では出力を強めに考えても±3.4V at 60数mAくらいを限界点としていますので、もう少し値を上げても性能にさほど影響を与えることはありません。


また、ダーリントンで稼ぎたいのはhfe*hfeではなくてトランジション周波数。

つまり「雨粒再生速度が欲しい」ので、少しでもじゃじゃ馬感を馴らすべく、石は共にPランクに下げています。


そして、PCBの発注後に気づいてしまったのですが、この段はSZIKLAI(Complementary Feedback Pair)にすべきでした。

ダーリントンペアではSRは稼げてもGBWは稼げないんですよね。

そんなことで、当初目標からしますと、諸事の対策を重ねていった結果、GBW値は下がってしまいました。


シミュレーション結果考察

ここまででV2.5回路構成と素子選定まで出来上がりました。

ここで、各素子のSpiceモデルのうち、強い影響が出やすいQについて実体値を計測し、subckt値を実体値に合わせ直しましたので、そのシミュレーション結果を見てみようと思います。



評価
  • 対象回路  Clarity v2.5 final A2PU モード1
  • SR     ≒150V/us
  • GBW    9.1MHz
  • 位相余裕  70℃
  • THD    0.000336%


自作のディスクリートアンプとしてみれば大満足、とても素晴らしい結果が得られています。

ただ、冒頭の「PopoCFA Clarity v2.5 A2PU仕様」からしますと、SRとTHDが半減していますね。


「A2PU仕様は願望か?」

いいえ、違います。これはケースの一つに過ぎません。


実は、このClarity v2.5 Final A2PUコア回路はこの回路構成でPCBパターンを作成した上で、「SRとTHDを2倍に爆上げできるモード2」のPCB実装法を選択することができます。


ヘッドホンアンプとして視聴する目的では、当初目標SRにも達してますし、この「モード1」で十分です。

が・・・、ここからさらに倍増すんの?!と知れば気になってきますよね。^^


反省点

PopoCFA Clarityは反省点の多いプロジェクトになっています。

特に(3)熱モデル編からこの回路編に至っては掛かること3か月、その間お亡くなりになったPCB基板6枚、飛んでったQ30石弱、見かけた灼熱発光2回、湯煙石湯6石・・・。汗


ただ、この執筆段階では全て克服ができて、ほっとしています。


では、ここまでの反省ポイントを列挙します。


・挙動がおかしい時に上流から下流まで可笑しくなる回路は進められない

・LTspiceを使うなら発熱環境でも回路シミュレーションすべき

・LTspiceモデルは実体に合わせよう

・データシートをよく見て手計算・再検算して確証を得るべき

・立ち上げ試験には、最低限、電流制限できる試験電源を用意する

・難易度・シビアさが高い設計なら応答性のよい電圧・電流メータは必須

・結果、電源要求仕様を全て網羅できるPopoCLIPSは最高です!


上記は、特にQを多用するようなディスクリートアンプの自作では絶対見逃せないと感じました。


では、次回はモード2を含めたPCB編となります。

ぜひお楽しみに♪