復元・復旧サービス充実|(有)フロンティア・オンライン

復元・復旧サービス充実|(有)フロンティア・オンライン

【深淵オーディオ】(5) v2.5 A2PU DualCore 鉄仮面 PCB編:PopoCFA Clarity ディスクリートオペアンプ DIY(自作)

‹ 2026/08/04 ›

こんにちは。5回目、お待ちかねのPCB編がやってきました!^^


この投稿の時点で、Clarity v2.5は1コア目は点検調整済み完成、次いで2コア目はA2PU実装を終え、PopoCLiPSを使った立上げ試験、点検・調整に入るところです。

各素子の挙動、ペアリング・DCオフセット、アイドル電流が整えば、A2PUステレオペアが揃います。


v2.5 A2PUコア 外観

で、その外観は、数か月に及ぶ実基板熱傷との戦いの反省から、全幅7㎝弱のv2.5 A2PU デュアルコア鉄仮面となりました。

Clarity v2.5は、これにて熱均衡と電磁気シールドの双方機能を有するCPU様殻付き鉄仮面仕様、最終形態となります。



ところで、基板を眺めてみますと、何やら素子構成が回路と違いますね。

はい、実装基板は既にモード2に移行済みとなっております!^^

今回はPCB基板、A2PUコアの構成の話だけで大盛りになりそうです。

モード2のお話は次回になります。


PCB外観の変遷

さて、ここまで設計と実装試験を繰り返してきたClarity V2.5、Clarity Prototype、VFB版と3つのPCBを並べてみました。

中央がClarity v2.5 A2PUコア、左奥Clarity Prototype版、右VFB版となります。

(正確にはv2.5 A2PU コアはFinal版ではありまん。直前仕様のパターン手修正ありバージョンとなります。)



名前   PopoCFA Clarity v2.5

ベース  FR-4

レイヤー 2層

基板厚  1.6mm

サイズ  32.8 mm* 37.8 mm


v2.5 A2PUコア、VFB版ほどの小型化には至りませんが、Prototypeと比べ約15%の面積縮小、高密度化を施せました。


また、Prototypeと見た目で分かる大きな違いが2か所あります。

ひとつはCFBが外付けではなくなってる点、もうひとつはアンカー抗の新設になります。


この二つの物理的な改良によって、発熱追従と発振抑制はPrototype時期より遥かに向上し、発振からの解放に繋がっています。


KiCAD回路図

次に、実際にPCBに落とし込むための実装向けKiCAD図面を見てみます。



一見、(4)回路編v2.5 LTspice回路と電気的構成に変わり映えないようにみえますが、信号入力、電流帰還段についての空間的な書き方が敢えて変わっています。


「それ必要?」

勿論、慣れていれば不要です。

が・・・、そうでなければ必要です。

レイアウトのちょっとした実装違いによって生じる僅かなノイズ、揺れや遅れに乗じ、DC狂い、発熱、莫大な高周波発振などが牙を剥き出してきます。


高速SRとは何か

ではここで、当初よりの目標値SR≒150V/usとは何者なのか、改めて確認し直してみます。



波形の仕上がりだけに注目しますと、まぁまぁ綺麗な波形ということで終わるかもしれません。

しかし、横軸時刻(t)に着目してみますと、よく見るDIYアンプの矩形波とは時間軸がまったく違う次元と思いませんか?


これだけのSlewRateになりますと、矩形波は1us精度の速度に耐えて応答できるようになります。

そして、矩形波としても綺麗です。


電圧はちょうど≒3.3Vで1us ON、0V 1us OFFですから、見方を変えますと一般的なデジタル信号と云えます。

ではデジタル信号として、その周波数を割り出してみます。


オンの時間 1us

オフの時間 1us

1周期   2us=2x10(-6)秒

周波数   1/2x10(-6)=500,000Hz=500kHz

Duty比   50%


SR150V/usの速度は再生音域20kHzの25倍。


Clarityで求めているのは雨粒音の粒子音、その輪郭は500kHzが作るエッジによって生み出されます。

(モード2では凡そ二倍、MHzの世界が見えてきます、汗)

そして、この速度は出力及びフィードバックに架かります。

いつものVFBアンプのように多少の誤差が許される実装ができません。


Prototypeまでは、実際にこの速度を少し甘く見ていました。

パターンは極短で迫ったもののレイアウトは非対称、そして何と云ってもCFB回路を外付けとしていました。

結果、Prototype基板は、大発振と熱傷を繰り返す、決して抜け出すことができない地獄板となったわけですが・・・。


考え直してみますと、Prototype基板の写真には小型とはいえ、CFB関連の抵抗群が空中展開しています。

これは、500kHzの世界から見た場合、都合の良いアンテナだったかもしれません。


Prototype版では、パターンレイアウト対称性や、配線容量・インダクタンスの極小化、ノイズや発振の起因要素を限界まで排除する努力が足りなかったと言えます。


また逆に、追加の補償やDCサーボで回路を充実したら?という考え方もあります。

その場合、補償回路の追加は安定性には寄与しますが、SR、GBWは共に落ちる方向に傾きます。

加えてパターンと素子をこれ以上増やす方向にしたくありません。

それに何よりも、よりデカく複雑になっちゃいます。泣


そんなことで、シミュレート回路とは別にPCB編集で間違いのないレイアウトができる回路として、ブラッシュアップしています。


Clarity v2.5 A2PU レイアウト

では、SR≒250V/usまで耐えうるPCBレイアウトを見てみます。



レイアウト要点は次の通りとなっています。


平面レイアウト:2 x 2+1エリア( 左側 V、右側ーV、上側パワー系、下側信号系、中央VBE、CFB)

フロントレイヤー:赤

バックレイヤー:青

フロントレイヤーベタ:1プレーン(PGND)

バックレイヤーベタ:2 x 2+2プレーン(パワー用±V、信号用±V、AGND)

アンカーホール:両レイヤーパッドPTH、電気的浮遊

素子パッケージ:抵抗及びキャパシタ0805、小信号・小電力トランジスタSOT-23、パワートランジスタMPT3、トリム3314J


ブラッシュアップ・ポイント

Clarity A2PUコアでは、PCBレイアウトに際し回路と素子素性を考慮した上、次の事項に特段注力しています。


・平面レイアウト対称性

・2 x 2+2電力プレーン

・最短CFBループ

・出力段とVBEマルチプライヤ最短熱結合

・電気的浮遊


平面レイアウト対称性

Clarityは、回路で扱う信号情報は入力段から出力段まで全て差動となります。

そこで、v2.5 A2PUでは、回路を電気的に5つの領域に分け、エリア及び素子対称性を担保する2 x 2+1の平面レイアウト構造に進化しました。


特に上下或いはペアの素子個体差はルートパターンを通して全領域のDCオフセットに絡み、最終的には進撃のCFBとなってしまいます。

このレイアウト対称性によって、PopoCLiPSを使った力技の追い込み作業で極限までの寄せにしっかり挑めるようになります。


2 x 2 + 2電力プレーン

電力プレーンは電気的性質と熱的性質に安定感を持たせるため、背面を2x2プレーン(信号系、パワー系 x 上下)で満たしています。

また、GNDは図面下側に1x2GNDプレーン(信号系、パワー系)として配置し、GNDピン周辺でビア接続しています。


最短CFBループ

CFB(Q7、Q8、R11、R10)のルート確保は、この項で熱処理と共に重要な点となります。

これは外付けでできると思ったPrototypeで、大発振・Q炎上した苦い実績より特に気を使ったパートです。


レイアウトは、図のように内蔵仕様、最短ルートでCFB入力点(Q7、Q8)へ戻し、に信号系GNDに逃がす形としています。


出力段とVBEマルチプライヤ最短熱結合

出力段とVBEマルチプライヤの熱結合をどのようにやり遂げるか?


一番苦労したところです。

なにせリード線がありませんので、足を曲げての素子直結ができません。


対電・対熱用断面レイアウト

そこで、v2.5ではA2PUコアを疑似CPUとして捉え、熱拡散・熱結合及び電気的対策を断面構造から導き出すことにしました。



図は、PCB断面にざっくりとしたヒートパネル類を重ね書きしたものです。


ヒートシンク:緑、表面2mm厚アルミ

ヒートスプレッター:緑、裏面2mm厚アルミ

熱結合パネル:緑、表面Q15周辺1mm厚アルミ

補強:ピンク、表面上流部ワッシャーリブ x 2


本PCBの裏面は±電源プレーンを熱拡散兼用に全面配置し、パワートランジスタ(Q18、Q19)コレクタから熱の多くを背面に逃がし、基板全体に広げる形になっています。

基板裏面は絶縁処理されてますので、丸ごとヒートスプレッターに密着することで、なるべく多くの熱を金属放熱面に向かわせるようにしています。


一方、表面を見てみますと、今回の素子選定で高さ方面はトリマーとコンデンサを除けば、最上面にはトランジスタの上面が揃います。

表面には素子毎の発熱が個々孤立して残されますが、表面の平坦構造を利用してヒートシンクを配置すれば、短絡を防ぎつつ余剰熱の吸収ができるようになります。


パワーQはMPT3、それ以外は全てSOT-23ですので、上流アンカー坑にリブワッシャーを咬ませることで、パワーQは直接接触、SOT-23は1mm厚程度のサーマルパッド接触で、ヒートシンクの共有化ができるようになります。


また、出力段は高速SRで発熱を繰り返しますので、VBEマルチプライヤーの熱追従速度をできる限り高速にしなくてはいけません。

VBEマルチプライヤの本体Q15はパワーQの直前に、出力段前段Qはこれと一直線に並んでいます。

ここに一枚熱結合用のパネルを挟むことで、これらのQは全てヒートシンクに金属接触し、最短での熱結合を促すことができるようになります。


電気的浮遊

さて、ここまでの熱対策で、各プレートが電気的浮遊で構成されてきたのにお気づきになった方もおられるかと思います。

サーマルフロー金属(アルミ)は全て電気的浮遊で構成され、なおCPU殻様にコアに載せたヒートシンクはコア独立浮遊となっています。


そして、コア発熱瞬発性を確保した表面ヒートシンクと、大きな熱拡散用の裏面ヒートスプレッターは、アンカー坑を通してボルトで上下熱結合します。

結果3層鉄仮面は電気的浮遊状態で、押しの一手が使えるようになります。


最終的に、ヒートスプレッター側を筐体に着地させることで放熱を筺体にも委ねつつ、電気的シールド効果をコアに廻すことができるように仕上げることができます。


今回は、A2PU PCBレイアウトとデュアルコア鉄仮面の解説までとなります。

ちょいと長くなりましたので、二倍速SRのモード2の説明は、次回に専用解説いたします。


お楽しみに♪